- · 清华大学与美国布鲁金斯学会联合举办高级别闭门圆桌会议 探讨中美合作路径 共同应对新冠疫情[02/06]
- · 美术学院设计团队完成2021央视春晚动漫生肖吉祥物形象及周边衍生品设计[02/05]
- · 马来西亚IOI产业集团董事长李耀昇捐赠清华大学[02/02]
- · 新时代高校助力乡村振兴交流研讨会成功举办[02/01]
- · 清华大学电子工程系陆明泉教授荣获美国导航学会瑟洛奖并当选会士[01/29]
- · 清华大学全球战略布局项目2021年度工作交流会召开[01/23]
- · 清华大学召开2021年两院院士新春座谈会[01/20]
- · 清华大学召开2020年度校领导班子民主生活会[01/19]
基于Qt的Verilog故障注入工具设计与实现
作者:王洁 康俊杰 侯刚 于健海
关键词: 电路可靠性; 容错评价; Verilog HDL;
摘要:为方便设计人员验证电子电路的可靠性,设计了基于Qt的Verilog故障注入工具。该工具通过语法语义分析器解析Verilog源文件,获得代码中全部故障注入点;采用故障注入管理器获取用户故障注入参数并传递给底层函数,实现对Verilog工程的故障注入。实验结果表明,该故障注入工具能够根据用户指令对Verilog工程进行故障注入,对电路的容错机制进行可靠分析和评价,对电子电路的容错方案设计有很大帮助。